하드 기술: 인텔의 멀티칩 만두 패키징 기술에 대해 이야기해 보세요.

기술 산업의 '검은 연금술'인 반도체에는 칩 설계와 웨이퍼 제조뿐 아니라 패키징과 테스트를 기반으로 한 후공정도 포함돼 거대한 전방 산업을 창출하기도 했다. 무어의 법칙이 기대하는 공정 기술의 진화와 더불어 패키징 역시 심오한 지식이 많이 담겨 있는 전문 지식의 영역이기 때문에 전혀 단순하지 않기 때문에 케케 사람들이 이해하리라는 비현실적인 기대를 가져서는 안 됩니다. 이 기사를 읽고 나면 모든 것이 칩 패키징입니다. 이 제조업체가 원하는 좋은 일이 무엇인지 기억하는 한 충분합니다.

AMD는 최근 그래픽 칩부터 x86 프로세서까지 멀티칩 패키징(MCM, 멀티칩 모듈)에 나서며 Zen 2 세대에서도 '프로세서'까지 연결했다. 코어(CCD)'와 '노스브릿지' '메모리 I/O 컨트롤러(IoD)'가 모두 분할 정복되고, '2.5D'와 '3D' 패키지 스태킹을 결합한 X3D도 등장할 것으로 예상된다. 미래. 이런 첨단 패키징 기술은 오랫동안 반도체 산업의 전쟁터였다.

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멀티칩 패키징이 필요한 이유는 무엇입니까? 모든 기능을 동일한 칩에 담는 것이 가장 쉽지 않을까요? 하지만 "모든 기능"을 만족시킬 수 있는 반도체 프로세스는 없습니다. 디지털 로직, I/O, 다양한 메모리, 아날로그/무선 주파수 등은 모두 매우 다른 특성을 가지고 있으므로 마지 못해 "더미로 보내집니다". 물건을 만들 수 없거나, 제품 수율이 희생되거나, 특정 기능을 최적화하기 어렵습니다. AMD가 Zen 2를 기능이 다른 여러 개의 다이로 분리하는 데에는 이유가 있습니다.

따라서 1990년대 이후에는 누구에게나 친숙한 고성능 프로세서를 포함해 멀티칩 패키징 제품이 일반화됐다. 모두 가장 적합한 프로세스 노드에 위치합니다.

1995년 말의 Intel Pentium Pro와 마찬가지로 0.50μm BiCMOS 프로세스의 P6 프로세서 코어는 256kB L2 캐시 메모리와 함께 패키지되었습니다.

동시에 NexGen(이후 AMD에 인수됨) Nx586-PF도 0.44μm 프로세스의 Nx586과 동일한 프로세스의 Nx587 보조 부동 소수점 연산 장치를 동일한 패키지에 담았습니다.

2004년 하이엔드 서버 시장에서 세계를 석권한 IBM Power5는 듀얼 코어 Power5 프로세서 4개와 36MB L3 캐시 메모리 4개를 코어 8개를 갖춘 단일 서버에 통합했습니다.

Intel과 AMD에 관해서는 2005년부터 현재까지의 "만두" 목록이 많이 있습니다. 이를 논의하는 데 지면을 낭비할 필요는 없습니다. SiP의 한계를 뛰어넘는 2.5D 패키징

TSMC CoWos(Chip-on-Wafer-on-Substrate) 2.5D 패키징 기술을 예로 들어 기존 '2D' SiP(System-Substrate)와 비교 in-Package)와 가장 큰 차이점은 SiP 기판과 칩 사이에 2.5D 패키지를 삽입하고 실리콘 인터포저를 삽입한 뒤 상부와 칩을 연결하기 위해 실리콘 관통홀(TSV, Through-Silicon Via)을 사용한다는 점이다. SiP 기판(예: 다층 배선 인쇄 회로 기판)을 극복하는 하부 금속층은 고밀도 배선을 수행하기 어렵고 칩 수를 제한합니다.

AMD Vega20, nVidia A100/P100/V100, Google의 2/3세대 TPU, Xilinx의 고급 FPGA, Intel의 NNP-T1000(Spring Crest) 등 HBM 메모리를 탑재한 수많은 고급 제품이 있습니다. , 절반으로 줄였습니다) 인공 지능 훈련 프로세서, Intel의 새로운 인공 지능 선호 제품인 Habana Gaudi, Intel의 SDN(소프트웨어 정의 네트워크) 스위칭 칩 Barefoot Tofino 2, 일본의 고성능 컴퓨팅 코어 Fujitsu A64FX 및 NEC SX -Aurora, 총 60개 이상의 케이스를 보유한 모든 고객이 TSMC의 2.5D 패키징 기술인 CoWos에 참석했습니다.

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TSMC의 '3D' 패키징 InFO(Integrated Fan-Out)는 패키징 두께를 30% 줄일 수 있어 삼성전자를 제치고 독점 차지하기도 했다. iPhone 7의 A10 프로세서(저자는 불행하게도 삼성 버전의 A9 프로세서 iPhone 6s를 구입했습니다) 이후 Apple 주문을 즐기는 데 핵심이 되었습니다. Intel 캠프: 2.5D EMIB 및 3D Foveros

TSMC에는 2.5D CoWos 및 3D InFO가 있으며 물론 Intel에도 2.5D EMIB(Embedded Multi-Die Interconnect Bridge) 및 3D Foveros가 있습니다.

EMIB의 핵심 기술은 패키징 기판에 묻혀 베어칩을 연결하는 '실리콘 브릿지'에 있다. 대표 제품은 '접착식' 인텔 카비레이크 프로세서 코어와 AMD 베가 카비레이크다. -G는 20/24 그래픽 코어와 4GB HBM 메모리, 자체 Stratix X FPGA를 갖추고 있습니다.

하드 기술 : AMD 베가 그래픽 코어와 인텔 프로세서를 쌓으면

포베로스는 진정한 3D '젠가', 인텔의 레이크필드는 '1' 빅4 스몰 코어' 10nm 프로세스(P1274) 컴퓨팅 칩, 22nm 프로세스(P1222) 시스템 I/O 칩 및 PoP(Package-on-Package) 패키지 DRAM 메모리입니다. EMIB Foveros = Co-EMIB

Intel은 2019년 7월 Co-EMIB를 발표했습니다. 직설적으로 말하면 EMIB를 사용하여 여러 Foveros 패키지를 연결하고 "더 많은 기능을 통합"하는 단일 패키지로 계속해서 쌓습니다. 칩이 정말 대단하네요. EMIB 개념을 확장한 ODI

EMIB와 Foveros는 단점이 없는 것은 아닙니다. 특히 후자는 칩 간에 놀라운 대역폭을 누릴 수 있지만(결국 모두 "대면"으로 쌓여 있습니다), "루프탑" 전원 공급 장치는 큰 과제입니다. 실리콘 관통 구멍(TSV)은 저항을 증가시킵니다. 저항을 줄이기 위해 실리콘 관통 구멍 수를 늘리면 칩 면적이 증가합니다(인텔에서는 20~70개 사이로 추정). ).

또한 '젠가'는 칩이 눌려져 열 흐름의 경로를 막아 열을 발산하기 어렵다는 의미도 있다. 이는 2.5D와 3D가 공존하는 주된 이유이기도 하다. 예를 들어 TSMC의 InFO는 실제로 '일부 성능의 희생'이라는 대가를 치르며 고성능 제품에는 적합하지 않을 수 있다.

결과적으로 EMIB를 사용하여 동일한 실리콘 인터포저의 모든 칩을 "평탄화"하면 실리콘 관통 구멍 및 열 방출 문제를 피할 수 있지만 이렇게 하면 3D 패키징의 모든 장점과 더 넓은 면적을 잃게 됩니다. ​​​​실리콘 인터포저는 또한 더 높은 비용을 의미합니다.

이를 위해 EMIB 개념의 확장인 ODI(Omni-Directional Interconnect)가 탄생했습니다. 2.5D 및 3D 패키징에 모두 사용할 수 있어 실리콘 스루홀과 3D 패키징을 구현합니다. 더 낮은 비용과 더 쉬운 열 방출로 EMIB가 달성할 수 없는 성능(제곱 밀리미터당 1TB/s 데이터 전송, 데이터 전송 비트당 0.1pJ 열) 수평으로만 브리지할 수 있는 EMIB와 달리 ODI는 "상단에서 하단, 왼쪽 및 오른쪽으로 도달할 수 있는" 라우팅 기능을 갖고 있어 EMIB와 Foveros 사이의 간격을 메우고 패키지 내 많은 작은 칩(Chiplets) 간의 연결을 제공합니다. . 더 나은 유연성을 위해.

ODI를 통해 "최상층" 칩은 EMIB와 유사하게 다른 소형 칩과 수평으로 상호 연결될 수 있지만 Foveros와 유사하게 실리콘 비아를 사용하여 하단 칩에 연결할 수도 있습니다. ODI의 수직 스루홀은 기존 실리콘 스루홀보다 훨씬 크므로 저항을 줄이고 더 적은 수의 실리콘 스루홀로 더 많은 영역을 해제하며 칩 크기를 줄이고 더 높은 대역폭, 더 낮은 지연 및 더 강한 전력 전송을 달성할 수 있습니다.

ODI에는 주로 2가지 애플리케이션 유형이 있으며 각 유형에도 2가지 옵션(구리 기둥 또는 패키지 기판 캐비티)이 있습니다.

첫 번째는 상단 칩(ODI Type 1)을 연결하는 것인데, 이는 두 개의 칩이 촘촘하게 쌓이는 것을 피하여 방열에 도움이 될 뿐만 아니라 Foveros와 Foveros의 고대역폭 이점도 가지고 있습니다. EMIB와 같은 실리콘이 필요하지 않습니다. 중간 레이어 요구 사항.

얼핏 보면 EMIB와 별 차이가 없어 보이지만, 고성능 컴퓨팅을 위해 프로세서를 메모리에 직접 연결하도록 하는 다음 예시를 보면 좀 더 체감할 수 있을 것 같습니다. 그러면 ODI가 어디에 숨어 있는지 추측할 수 있습니다.

머리를 감쌀 수 없다면 ODI Type 1을 말레이시아 쿠알라룸푸르의 페트로나스 트윈 타워 한가운데에 있는 스카이 브릿지라고 상상해 보세요. 로프 없이 높은 고도에서 바운스하는 액션'입니다.

두 번째 유형(유형 2) 응용 프로그램은 ODI를 칩 아래에 완전히 배치하여 I/O, 메모리 또는 보조 프로세서와 같은 다른 기능 장치를 연결합니다(상상해 보십시오. 누락된 링크를 완성하십시오).

두 가지 애플리케이션 아키텍처를 혼합하고 일치시켜 보다 유연한 멀티 칩 패키징을 제공할 수도 있습니다. "자신을 남에게 추천"하던 차세대 AIB: MDIO

오랫동안 인텔의 프로세스와 패키징을 고민해 온 케케는 MDIO(Multi-Die I/O)를 보면 혼란스러울 수도 있다. .. 그는 마치 어떤 시장처럼 머리를 긁고 있었습니다.

실제로 인텔은 2017년 EMIB가 다이를 연결하기 위해 사용하는 '실리콘 브리지'를 'AIB(Advanced Interface Bus)'로 이름을 바꾸고 '산업 생태계 구축'을 위해 개방형 및 무료 라이선스를 시도한 바 있다. 인텔은 또한 2018년 소형 칩을 위한 로열티 없는 상호 연결 표준으로 AIB를 미국 국방고등연구계획국(DARPA)에 기부했습니다.

MDIO는 차세대 AIB로, 여러 칩렛을 상호 연결할 수 있는 EMIB용 표준화된 SiP 물리 계층 인터페이스를 제공합니다. 핀의 데이터 전송 속도는 2Gbps에서 5.4Gbps로 증가하고 IO 전압은 0.9V에서 0.5V로 감소하며 "대역폭 밀도"는 TSMC의 LIPINCON보다 우수하다고 주장됩니다. 하지만 우리는 책에 나온 기술 사양이 아무리 훌륭하더라도 고객이 실제 제품 디자인을 가져오는 것이 편리한지는 별개의 문제라는 것도 알고 있습니다. 이러한 세부 사항은 주조 산업의 비밀을 숨길 수 있습니다.

"만두 만들기 콘테스트"가 인기를 끌고 있습니다.

물론 인텔은 과거 공개 행사에서 이러한 고급 패키징 기술의 컨셉 샘플을 여러 차례 선보이기도 했습니다. 아마도 곧 인텔과 AMD가 함께 경쟁하는 모습을 보게 될 것입니다. . 다양한 "화려한 만두 만들기 대회".

인간의 두뇌 충돌로 인해 생성된 위의 긴 문자열과 왜곡된 코드가 이전 브리핑과 결합되면 더욱 마법처럼 느껴질 것입니다. 이 기사의 누적 단어 수가 중독성 기술 칼럼 기준의 두 배를 초과했다고 들었습니다.

하드 기술: 브리핑 왕과 그 기원: 인텔 반도체 공정

그런데 생각할 때마다 아직 지구상에 존재하지 않는 18인치 웨이퍼 팹과 관련 생산 장비가 떠오른다. , 인텔 본사에서 감탄했던 18인치 웨이퍼 샘플을 떠올리며, 지난 2년간 인텔의 해결되지 않은 14나노 공정 용량 위기와 10나노 공정 수율 문제를 살펴보며, 10여년 전 이 회사가 얼마나 충성스러웠는지 회상하며 과감하게 채택했다. “나는 혼자 행동하고 반도체 산업 전체의 기술 동향을 선도할 만큼 나이가 들었다”는 태도로, “18~18년 생산능력 확보를 위해 서둘러 앞장서서 서두르는 것이 어떨까”라는 문제를 받아들이지 않았다. 인치 웨이퍼"로 인텔을 힘들게 했다고? , 검은색 무표정으로 IDF 기조연설 무대 아래 앉아 있던 과거의 모습이 너무 안타깝다. Ke Ke 여러분은 작가의 노고를 이해해야합니다.

다음으로 AMD의 X3D에 관해서는 AMD가 비밀리에 진행하고 있다는 소문이 있는 EHP(Exascale Heterogeneous Processor) 프로젝트에 대해 이야기할 시간이 다가왔습니다. 두 가지 신비한 특허가 많은 흥미로운 단서를 드러낸다고 합니다. 작가가 죽은 척을 충분히 할 때까지 기다렸다가 고려해보자, 코코. 하드웨어 세계 고고학 모험 킹 하드 기술 추적